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芯片物理布局，有了直指性能指标的新测评标准！
中科大MIRA Lab和华为诺亚方舟实验室联合发布了新的评估框架和数据集，而且完备开源。
有了这套标准，布局指标与终极的端到端性能不一致、得分高而PPA性能却偏低的问题，就有望得到办理了。
在芯片设计当中，电子设计自动化（EDA）是至关主要的一环，在业界被称为“芯片之母”，而芯片物理布局（Placement）又是个中的关键步骤。
芯片物理布局问题是一个NP-hard问题，人们考试测验着通过AI来进行这项事情，但缺少一个有效的评测标准。
传统的评估尺度——代理指标虽然易于打算，但常常与芯片终极的端到端性能存在显著差异。
为了填补这一鸿沟，中科大MIRA Lab和华为诺亚方舟实验室联合发布了这个名为ChiPBench的评估框架，以及干系数据集。
随着ChiPBench的上线，作者也创造了当前芯片布局算法存在很多不敷，提醒干系研究职员是时候研发新算法了。
芯片设计流程面临寻衅根据“摩尔定律”，集成电路（IC）的规模发生了指数级增长，对芯片设计带来了前所未有的寻衅。
为了应对这种日益增长的繁芜性，EDA工具应运而生，为硬件工程师供应了极大的帮助。
EDA工具能够自动完成芯片设计事情流程中的各个步骤，包括高层次综合、逻辑综合、物理设计、测试和验证等环节。
个中，芯片布局是一个主要环节，该阶段又可以分为两个子阶段——宏布局和标准单元布局。
宏布局是超大规模集成（VLSI）物理设计中的一个关键问题，紧张涉及较大元件（如SRAM和时钟发生器，常日称为宏）的排列。
这一阶段对芯片的整体布局以及线长、功耗和面积等主要设计参数具有显著影响。
之后的标准单元布局阶段，须要处理的是数量更多、体积更小的标准单元的排列问题，这些单元是数字设计的基本组成部分。
常日，该阶段利用组合优化求解等方法来实现布局摆放的优化，最大程度地减少单元间的间隔，为后续的布线事情奠定良好的根本，并在一定程度上优化互联时序性能。
芯片布局传统上由人类专业设计师手工完成，这不仅耗费大量人力，而且须要大量的专家先验知识。
因此，许多设计自动化方法，尤其是基于人工智能的算法，被开拓出来以实现这一过程的自动化。
然而，由于芯片设计的事情流程较长，对这些算法的评估常日集中在易于打算的中间代理指标上（例如半周长线长HPWL，布局单元密度等），但这些指标常常与端到端性能（即终极设计的 PPA）存在一定程度的偏差。
一方面，由于芯片设计事情流程的冗长，得到给定芯片布局方案的端到端性能须要大量的工程设计事情，同时作者创造直策应用现有的开源EDA工具和数据集常日无法得到端到端性能。
由于以上缘故原由，现有的基于人工智能的芯片布局算法利用大略易得的中间代理指标来演习和评估学习到的模型。
另一方面，由于PPA指标反响了前几个阶段未充分考虑的许多方面，代理指标与终极的PPA目标之间存在严重差距。
因此，这种差距极大地限定了现有基于人工智能的布局算法在实际工业场景中的运用。
端到端预估芯片性能作者认为，造成这种差距的缘故原由是早期数据集的过度简化。
例如，广泛利用Bookshelf格式便是“过于简化”的一个代表，这种格式下的布局结果不适用于后续设计阶段，无法实现有效的终极设计。
一些后续的数据集虽然供应了运行后续阶段所需的LEF/DEF文件和必要文件，但包含的电路数量仍旧有限，且缺少某些开源工具（如OpenROAD）所需的信息。
例如，库文件中短缺时钟树综合所需的缓冲元件定义，LEF文件中的层定义不完全，这阻碍了布线阶段的事情。
为理解决这些问题，作者构建了一个包含全体流程的全面物理实现信息的数据集。
该数据集涵盖了一系列不同领域的设计，包括 CPU、GPU、网络接口、图像处理技能、物联网设备、加密单元和微掌握器等组件。
作者在这些设计上实行了六种最前辈的基于人工智能的芯片物理布局算法，并将每种单点算法的结果通过标准输入/输出格式接入到物理实现事情流，以得到终极的PPA结果。
初始数据集的天生以Verilog文件作为原始数据。OpenROAD实行逻辑综合，将这些高等描述转换为网表，详细描述电路元件之间的电气连接。
随后，OpenROAD的集成平面方案工具利用该网表在硅片上配置电路的物理布局。
OpenROAD将平面方案阶段产生的设计转换为LEF/DEF文件，以便于后续布局算法的运用。
同时，作者通过OpenROAD完玉成部EDA设计流程，在后续阶段天生包括布局、时序树综合和布线在内的数据。
ChipBench数据集包含了物理设计流程各个阶段所需的全部设计工具包。
在评估布局阶段的算法时，前一阶段的输出文件将作为该评估算法的输入。算法处理这些输入文件，天生相应的输出文件，然后将这些输出文件集成到OpenROAD设计流程中。
终极，数据集将报告包括TNS、WNS、面积和功耗在内的性能指标，以供应全面的端到端性能评估。
这种方法供应了一套全面的评估指标，能够衡量特定阶段算法对终极芯片设计优化效果的影响，确保了评估指标的同等性，并避免了仅依赖于单一阶段简化指标的局限性。
这种评估方法有利于各种算法的优化和开拓，确保了算法改进能够转化为芯片设计的实际性能提升。同时，通过一个强大的测试和改进框架，它促进了更高效、更有效的开源EDA工具的开拓。
芯片布局须要开拓新算法
利用上述事情流程，作者对多种基于人工智能的芯片布局算法进行了评估，包括SA、WireMask-EA、DREAMPlace、AutoDMP、MaskPlace、ChiPFormer以及OpenROAD中的默认算法。
作者对这些算法进行了端到真个评估，并报告了终极的性能指标。
其余，干系性剖析结果表明，MacroHPWL与终极性能指标之间的干系性非常弱，这表明优化MacroHPWL对这些性能指标的影响非常有限。
Wirelength与WNS和TNS的干系性同样较弱。这意味着，即便某些单点算法在优化Wirelength等中间指标上取得了成功，它们在终极的物理实现中可能只能提升PPA指标的某一方面，而无法全面优化。
因此，须要探求更得当的中间指标，以便更好地与实际的PPA目标干系联。
作者的评估结果揭示了目前主流布局算法所强调的中间指标与终极性能结果之间存在不一致性，这些创造凸显了重新的角度开拓布局算法的必要性。
△不同布局算法的最差时序图
论文地址：https://arxiv.org/abs/2407.15026GitHub：https://github.com/MIRALab-USTC/ChiPBench
数据集：https://huggingface.co/datasets/ZhaojieTu/ChiPBench-D
— 完 —
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