PECL/CML/LVDS接口互连电路设计

图3.1 等效电路

Vcc − 2 V = Vcc R2/（R1+R2）

R1R2/（R1 + R2）=50Ω

解上面方程组，得到：

R1 = 50VCC/（VCC-2V） R2 = 25VCC

图3.2 给出了这两种供电情形时的详细电路。

图3.2 PECL电路之间直流耦合

在3.3V 供电时，电阻按5%的精度选取，R1为130Ω，R2为82Ω；在5V 供电时（此时为PECL电平），R1为82Ω，R2为130Ω。

PECL 的输出共模电压需固定在Vcc-1.3V，在选择直流偏置电阻时仅需该电阻能够供应

14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA。
在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。
然而这种办法给出的互换负载阻抗低于50Ω，在实际运用中，3.3V 供电时，R1 可以从142Ω到200Ω之间选取，5V 供电时，R1 可以从270Ω到350Ω之间选取，原则是让输出波形达到最佳。

图3.3等分别给出了两种电路构造，在图3.3 （a）有一个缺陷便是它的功耗较大，当对功耗有哀求时，可以采取图3.3（b）所示电路构造。

图3.3 PECL电路间互换耦合

在图3.3 （a）中，R2和R3常日选取：

R2 = 82 Ω / R3 = 130 Ω +3.3 V供电时

R2 = 68 Ω / R3 = 180 Ω +5 V供电时

在图3.3 （b）中，R2和R3常日选取：

R2 = 2.7 KΩ / R3 = 4.3 KΩ +3.3 V供电时

R2 = 2.7 KΩ / R3 = 7.8 KΩ +5 V供电时

2 LVDS与LVDS接口的连接

LVDS 用于低压差分旗子暗记点到点的传输，该办法有三大优点，从而使得它更具有吸引力：

（1）LVDS 传输的旗子暗记摆幅小，从而功耗低，一样平常差分线上电流不超过4mA，负载阻抗为100Ω。
这一特色使它适宜做并行数据传输。

（2）LVDS 旗子暗记摆幅小，从而使得该构造可以在2.4V 的低电压下事情。

（3）LVDS 输入单端旗子暗记电压可以从0V 到2.4V 变革，单端旗子暗记摆幅为400mV，这样许可输入共模电压从0.2V 到2.2V范围内变革，也便是说LVDS 许可收发两端地电势有±1V的落差。

图3.4 LVDS间连接

由于LVDS 的输入与输出都是内匹配的，以是LVDS 间的连接可以如图3.4那样直接连接。
但在设计时须要确认芯片内部，其吸收端差分线对间是否已有100Ω电阻匹配，若没有则需在表面加100Ω电阻，电阻需靠近吸收端放置。

CML 是所有高速数据接口形式中最大略的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适宜于在高的频段事情。
它所供应的旗子暗记摆幅较小，从而功耗更低。

CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω。
假定CML 输出负载为一50Ω上拉电阻，则单端CML 输出旗子暗记的摆幅为Vcc~Vcc-0.4V。
在这种情形下，差分输出旗子暗记摆幅为800mV，共模电压为Vcc-0.2V。
若CML输出采取互换耦合至50Ω负载，这时的直流阻抗有集电极电阻决定，为50Ω，CML 输出共模电压变为Vcc-0.4V，差分旗子暗记摆幅仍为800mV。

CML 到CML 之间连接分两种情形：

（1）当收发两端的器件利用相同的电源时，CML 到CML 可以采取直流耦合办法，这时不需加任何器件；

（2）当收发两端器件采取不同电源时，一样平常要考虑互换耦合，如图3.5 中所示，把稳这时选用的耦合电容要足够大，以避免在较长连0 或连1 情形涌现时，吸收端差分电压变小。

图3.5 CML接口间连接

LVDS到CML的互换耦合连接办法如图3.6 所示。
在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142Ω到200Ω。
如果LVPECL 的输出旗子暗记摆幅大于CML 的吸收范围，可以在旗子暗记通道上串一个25Ω的电阻，这时CML 输入真个电压摆幅变为原来的0.67 倍。

图3.6 LVPECL到CML的互换耦合连接

在LVPECL 到CML 的直流耦合连接办法中须要一个电平转换网络，如图3.7（a）中所示。
该电平转换网络的浸染是匹配LVPECL 的输出与CML的输入共模电压。
一样平常哀求该电平转换网络引入的损耗要小，以担保LVPECL 的输出经由衰减后仍能知足CML 输入灵敏度的哀求；其余还哀求自LVPECL端看到的负载阻抗近似为50Ω。
下面以LVPECL驱动MAX3875 的

（a）直流耦合时电阻网络

（b）直流耦合连接

图3.7 LVPECL到CML的直流耦合连接

CML 输入为例解释该电平转换网络。
如前所述，电阻网络需知足：

VA = VCC - 2.0V = R2·VCC /（R2 + R1//（R3 + 50Ω））

VB = VCC - 0.2V = （VCC·R3 + 50Ω·（VCC - 1.3V））/（R3 + 50Ω）

Zin = R1// R2 // （R3 + 50 Ω）= 50 Ω

Gain = 50 /（R3 + 50） ≥ 0.125

求解上面的方程组，我们得到R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V，Gain=0.147，Zin=49Ω。

LVPECL 到MAX3875 的直流耦合构造如图3.7（b） 所示。
对付其它产品的CML 输入，最小共模电压和灵敏度可能不同，设计时可修正VB值，再根据上面的公式打算所需的阻值。

5 CML到LVPECL的连接

图3.8中，给出了CML到LVPECL的互换耦合连接。
由于CML与LVPECL接口的中央电等分歧，

图3.8 CML到LVPECL的互换耦合连接

常日采取互换耦合，LVPECL输入接口须要外加直流偏置，担保中央电平在VCC-1.3V，图8（a）、（b）分别是外部加直流偏置电阻的连接办法。
个中，（a）的连接办法功耗较低。
（c）为芯片内已有直流偏置时的连接电路。

LVPECL到LVDS 的直流耦合构造须要一个电阻网络，如图3.9中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50Ω接到Vcc-2V 时，LVPECL 的输出性能是最优的，因此我们考虑该电阻网络该当与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL 输出旗子暗记经衰减后仍能落在LVDS 的有效输入范围内。
把稳LVDS 的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不供应直流利路，这里意味着LVDS输入互换阻抗与直流阻抗不等.经打算，电阻值为：R1=182Ω，R2=48Ω，R3=48Ω。
电阻靠近吸收侧放置。

图3.9 LVPECL到LVDS的直流耦合构造

LVPECL 到LVDS 的互换耦合构造如图3.10 所示，LVPECL 的输出端到地需加直流偏置电阻（142Ω到200Ω），同时旗子暗记通道上一定要串接50Ω电阻，以供应一定衰减。
LVDS 的输入端到地需加5KΩ电阻，以供应近似0.86V 的共模电压。

图3.10 LVPECL到LVDS的互换耦合构造

LVDS到LVPECL 的直流耦合构造中须要加一个电阻网络，如图3.11 所示，该电阻网络完成直流电平的转换。
LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。
LVDS 的输出因此地为基准，而LVPECL 的输入因此电源为基准，这哀求考虑电阻网络时应把稳LVDS 的输出电位不应对供电电源敏感；

另一个问题是须要在功耗和速率方面折中考虑，如果电阻值取的较小，可以许可电路在更高的速率下事情，但功耗较大，LVDS 的输出性能随意马虎受电源的颠簸影响；

还有一个问题便是要考虑电阻网络与传输线的匹配。
经打算，电阻值选取为：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。
LVDS 的最小差分输出旗子暗记摆幅为500mV，在上面构造中加到LVPECL 输入真个旗子暗记摆幅变为310mV，该幅度低于LVPECL 的输入标准，但对付绝大多数MAXIM 公司的LVPECL 电路来说，该旗子暗记幅度是足够的。
设计中可根据器件的实际性能作出自己的判断。

图3.11 LVDS到LVPECL的直流耦合构造

LVDS 到LVPECL 的互换耦合构造较为大略，只须要LVPECL输入侧加直流偏置，知足个中心电压的哀求。
图3.12 （a）、（b）两种为常用到的构造。

图 3.12 LVDS到LVPECL的互换耦合构造

CML到LVDS的连接常日采取互换耦合构造，图3.13、14给出了两种电路构造，需把稳CML 的输出旗子暗记摆幅应落在LVDS 的有效事情范围内。

图3.13 CML到LVDS的互换耦合构造

图3.14 CML到LVDS的互换耦合构造

在差分旗子暗记传输设计中，不同类型的差分线，其输入输出的中央电等分歧，摆幅也不同。
但设计中，以下设计原则还是比较通用的。

（1）差分线的正、负端哀求等长。
一样平常来说，对付155Mbps的差分线对，其长度差应掌握在160mil以内，建议掌握在80mil以内；622Mbps的差分线对，掌握在40mil以内；别的按速率类推，或根据datasheet推举的值进行约束。

（2）差分阻抗掌握在100 +/-10%Ω。

（3）数据差分线与其它非时钟旗子暗记线的边到边间距应大于2倍线宽，与时钟旗子暗记线或时钟差分线应大于3倍线宽。

（4）一样平常来说，差分线在布线时只管即便走内层，且要临近平面层，表层走线只管即便短；

（5）对付高速差分线为减少过孔数目，有时大概可走表层。
差分线的过孔数目越少越好，在须要打过孔的情形下，差分线正、负旗子暗记线要成对打过孔，也即若正端旗子暗记线须要打过孔换层，负端旗子暗记线也须要在相应的位置打过孔。
一样平常来说，155Mbps速率的差分线对，其过孔应数目掌握在4个以内，622MGbps及1.25Gbps速率的应掌握在3个以内；而2.5Gbps速率及以上的差分对，除在BGA下出线必须打过孔以及压接式接插件必须的压接过孔外，在其旗子暗记走线的其它位置只管即便不要再打过孔。

（6）时钟旗子暗记在不同电平间转换时，只管即便采取互换耦合构造。
互换耦合电容，选取不宜太小，常日1GHz以上频率选0.01µF，以下的选取0.1µF。
泻放电阻和匹配电阻在PCB中的布局和选择。
对付有泄放电阻或终端匹配电阻的差分接口电路，泄放电阻R1应只管即便放在驱动pin附近，匹配电阻R2和R3只管即便靠近吸收pin；

（7）考虑到散热和能承受的额定功率，最好选择选择0603封装的电阻，或者0805封装的电阻，不应选用0402及更小封装的电阻，否则应详细打算该电阻上的功耗。